台湾专利TW201324061A 用於測量多節距的重疊目標幾何

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揭示一種使用於基於成像之度量中之重疊目標。該重疊目標包含複數個目標結構，其等包含三個或多個目標結構，每個目標結構包含一組之兩個或多個圖案元件，其中該等目標結構經組態以提供有關不同節距、不同覆蓋率及線性度之度量資訊。圖案元件與鄰近圖案元件以非均一距離分離；圖案元件可具有非均一寬度；或圖案元件可經設計以與一不同層中之圖案元件相比演示一特定偏移。
公开号:TW201324061A
申请号:TW101140592
申请日:2012-11-01
公开日:2013-06-16
发明作者:Dong-Sub Choi；David Tien
申请人:Kla Tencor Corp；
IPC主号:G03F7-00

专利说明:
用於測量多節距的重疊目標幾何
本發明一般而言針對用於半導體度量之重疊目標，且更特定地針對利用多節距之半導體中之重疊目標。
本申請案根據35 U.S.C.§ 119(e)主張2011年11月1日申請之美國臨時申請案第61/554,104號之權利，該案以引用之方式併入本文中。
製造半導體器件(諸如邏輯及記憶體器件)通常包含使用大量半導體製造程序處理一基板，諸如一半導體晶圓，以形成各種特徵及多層次之半導體器件。例如，微影係一種半導體製造程序，其涉及將一圖案從一個倍縮光罩傳遞至配置於一半導體晶圓上之一光阻。半導體製造程序之額外實例包含但不限於化學機械拋光(CMP)、蝕刻、沈積及離子植入。多個半導體器件可以一配置在一單個半導體晶圓上製造，且接著分離成各個半導體器件。
度量程序使用於一半導體製作程序期間之各種步驟以監視及控制一個或多個半導體層程序。例如，度量程序使用於在一程序步驟期間測量一晶圓之一個或多個特性，諸如形成於晶圓上之特徵之尺寸(例如，線寬、厚度，等等)，其中可藉由測量一個或多個特性而判定該程序步驟之品質。一個此種特性包含重疊誤差。一重疊測量一般而言指定一第一圖案化層相對於安置於其上方或下方之一第二圖案化層有多精確地對準，或一第一圖案相對於安置於相同層上之一第二圖案有多精確地對準。重疊誤差通常用具有形成於一工件(例如，半導體晶圓)之一或多層上之結構之一重疊目標而判定。該等結構可採用光柵之形式，且此等光柵可為週期性的。若適當形成兩層或兩個圖案，則一層或一個圖案上之結構趨於相對於另一層或另一圖案上之結構而對準。若未適當形成兩層或兩個圖案，則一層或一個圖案上之結構趨於相對於另一層或另一圖案上之結構而偏移或失準。重疊誤差係使用於半導體積體電路製作之不同階段之任何圖案之間之失準。以往，跨晶粒及晶圓之變動之理解限於固定取樣，且因此僅對已知之選定地點偵測重疊誤差。
圖1繪示先前技術之一典型重疊目標。圖1繪示分別具有繞一對稱中心之180度及90度旋轉對稱之一重疊目標。圖1之目標結構102、106包含圖案元件104、108，其等在每個目標結構102、106內用圖案元件104、108之間之一固定節距週期性地定位。
此外，若該晶圓之一測量之特性(諸如重疊誤差)係無法接受的(例如，超出該特性之一預定範圍)，則該一個或多個特性之測量可使用於更換程序之一個或多個參數，使得由該程序製作之額外晶圓具有可接受之特性。
在重疊誤差之情況中，可使用一重疊測量以校正一微影程序以將重疊誤差保持在所要之限制內。例如，重疊測量可被饋送至計算「可校正」及其他統計量(其等可由操作者使用以更好地對準晶圓處理中使用之微影工具)之一分析常式中。
一晶圓上之連續圖案化層之間之重疊誤差之測量係積體電路及器件之製作中所使用之最關鍵程序控制技術之一。重疊精確度一般而言有關判定一第一圖案化層相對於安置於其上方或下方之一第二圖案化層有多精確地對準，及有關判定一第一圖案相對於安置於相同層上之一第二圖案有多精確地對準。目前，經由與晶圓之層一起印刷之測試圖案而履行重疊測量。經由一成像工具擷取此等測試圖案之影像，且使用一分析演算法以計算該等圖案從所擷取之影像之相對位移。此等重疊度量目標(或「標記」)一般而言包括形成於兩層中之特徵，該等特徵經組態以啟用該等層之特徵之間之空間位移(即，該等層之間之重疊或位移之測量)。圖1A至圖2B繪示先前技術之典型重疊目標。圖1A及圖1B繪示分別具有繞一對稱中心180度及90度旋轉對稱之重疊目標。此外，圖1A及圖1B之目標結構包含圖案元件(例如，102a至108b)，其等各個對於90度旋轉係不變的。由於各個圖案元件之90度不變性，圖1A及圖1B之目標100及101之圖案元件適宜於X重疊測量及Y重疊測量兩者。
然而，對於使用度量程序及工具來測量一晶圓之一個或多個特性以用於程序監視及控制應用，存在許多缺點。例如，當代半導體器件包含具有不同中心至中心距離(節距)之元件。經校準以對準具有某一節距之元件之一重疊可能對於對準具有一不同節距之元件無效。使用用對某一節距而校準之一重疊獲得之度量測量可能無法提供關於晶圓特性之充足資訊以使得程序可被精確地監視及控制。
因此，可期望提供一種方法及系統，其等提供對多種器件節距有用之對準資訊，允許更精確地測量一選定晶圓以提供足夠的可校正資訊。
因而，本發明針對一種提供對多種器件節距有用之對準資訊之新穎方法及裝置，允許更精確地測量一選定晶圓以提供足夠的可校正資訊。
揭示使用於基於成像之度量中之一重疊目標。在一態樣中，該重疊目標可包含但不限於複數個目標結構，每個目標結構包含一組之三個或多個圖案元件，其中該三個或多個圖案元件之各者以界定兩個或多個不同節距之非均一距離分離。
在另一態樣中，該重疊目標可包含但不限於複數個目標結構，每個目標結構包含一組之兩個或多個非均一寬度之圖案元件。每個目標結構提供有關一微影程序中之一覆蓋率之資訊。
在另一態樣中，該重疊目標可包含但不限於複數個目標結構，每個目標結構包含至少兩組之兩個或多個圖案元件。一第一組之圖案元件具有均一寬度且界定一均一節距；一第二組之圖案元件具有一不同均一寬度且界定一不同均一節距。
在另一態樣中，該重疊目標可包含但不限於複數個目標結構，每個目標結構包含至少兩組之兩個或多個圖案元件。一第一目標結構之圖案元件界定一節距使得與一第二目標結構之圖案元件相比該第一目標結構之圖案元件藉由一非均一距離偏移。
揭示一種適宜於一重疊度量目標之對比度增強之裝置。在一態樣中，該裝置可包含但不限於一照明源；一第一偏光器，其經組態以使從該照明源放射之至少一部分光偏光；一分束器，其經組態以將由該第一偏光器處理之一第一部分光沿著一物件路徑引導至一個或多個樣品之一表面，及將由該第一偏光器處理之一第二部分光沿著一參考路徑引導；一偵測器，其沿著一主要光學軸而安置，其中該偵測器經組態以收集從該一個或多個樣品之表面反射之一部分光；及一第二偏光器，其經組態以在從該一個或多個樣品之表面反射之至少一部分光撞擊於該偵測器之影像平面上之前分析該光，其中該第一偏光器及該第二偏光器經配置以使從該一個或多個樣品之無圖案部分反射之到達該偵測器之光的量最小化。
在另一態樣中，該裝置可包含但不限於一照明源；一偵測器，其沿著一主要光學軸而安置，其中該偵測器經組態以收集從一個或多個樣品之一表面反射之一部分光；一光圈，其定位於一照明路徑之一光瞳平面處，其中該光圈經組態以選擇從該照明源放射之照明之一照明角，其中該照明角適宜於達成在該偵測器之一成像平面處之一選定對比度位準；及一第一分束器，其經組態以將透過該光圈傳輸之一第一部分光沿著一物件路徑引導至一個或多個樣品之一表面，及將透過該光圈傳輸之一第二部分光沿著一參考路徑引導。
一種適宜於使用一重疊目標在具有半導體元件(其等具有不同節距)之一半導體晶圓製造程序中對準半導體元件之方法。在一半導體製造程序中藉由偵測一第一層中之圖案元件及一第二層中之圖案元件而導出兩層之間之對準資訊，其中第二層中之圖案元件界定非均一節距。對準資訊可使用於調整半導體組件之沈積。
應理解，前述一般描述及下文詳細描述兩者僅為例示性及說明性，且並非限定所主張之本發明。併入且構成本說明書之一部分之隨附圖式繪示本發明之一實施例以及與一般描述一起用於解釋原理。
熟習此項技術者可藉由參考隨附之圖而更好地理解本發明之許多目的及優點。
現將對於所揭示之繪示於隨附圖式中之標的進行詳細參考。本發明之範疇僅受申請專利範圍所限制；涵蓋許多替代、修改及等效物。為了清楚，關於實施例之技術領域中已知之技術題材並未詳細描述以避免不必要地模糊該描述。
一般而言參考圖2至圖7，描述根據本揭示內容之適宜於基於成像之重疊度量之一重疊目標。在一種一般意義上，本發明之重疊目標可用於判定一半導體晶圓之兩個連續程序層之間之重疊誤差。例如，可利用一重疊目標以測量一第一半導體層相對於一第二半導體層之對準，其中該第二層及該第一層連續安置。此外，可使用一重疊目標以判定經由兩個或多個不同程序(例如，微影曝光)而形成於一共同半導體層上之兩個結構之間之對準誤差。例如，可利用一重疊目標以測量一第一圖案相對於一第二圖案之對準，其中該第一圖案及該第二圖案係形成於相同半導體層上之連續圖案。
譬如，在利用兩個或多個重疊目標之一測量中，一重疊目標可印刷於一第一晶圓層及一第二晶圓層上之一特定位置處，使得當該等第一及第二層適當對準時，該重疊目標之該等第一結構及第二結構之圖案元件亦對準。然而當該等第一及第二層「對位不正」時，存在一給定薄重疊標記100之第一結構102與第二結構104之圖案元件之間之一相對移位(可透過多種技術測量之一移位)。
本文中所述之結構及圖案元件可使用本技術中已知之適宜於半導體晶圓處理之任何程序(諸如但不限於光微影、蝕刻及沈積技術)製造。
圖2繪示根據本發明之一例示性實施例之適宜於基於成像之度量之一重疊目標200之一俯視平面圖。在一態樣中，該重疊目標200可包含兩個或多個目標結構202、204。該兩個或多個目標結構202、204之各者可在一個或多個半導體晶圓層上。在目標200之另一態樣中，該重疊目標200之目標結構202、204之各者包含兩個或多個圖案元件206、208、210、212、214。注意，為了此揭示內容，在圖2(及貫穿本揭示內容之圖)中使用陰影圖案以表示一目標之不同目標結構，其中屬於相同目標結構之圖案元件具有相同陰影。本揭示內容之各種圖中顯示之陰影圖案不應解譯為限制性的，因為選定陰影圖案不表示相關聯圖案元件之一結構態樣，但僅利用於表示相同目標結構之圖案元件。舉例而言，如圖2中所示，該目標200可包含八個目標結構202、204(每個結構用一唯一陰影繪示)。陰影圖案可表示沈積於不同半導體層上之目標結構。此外，目標200之八個目標結構202、204之各者可包含五個圖案元件206、208、210、212、214。譬如，如圖2中所示，一第一目標結構202可包含圖案元件206、208、210、212、214。更一般而言，一目標200之一給定目標結構202、204可含有大於兩個的任何數量之圖案元件206、208、210、212、214。
在本發明之一目標200之另一態樣中，一目標200之目標結構202、204之各者經設計使得每個目標結構202、204之圖案元件206、208、210、212、214界定複數個節距。一第一圖案元件206及一第二圖案元件208以一距離分離；從第一圖案元件206之中心至第二圖案元件208之中心之距離界定一第一節距。從該第二圖案元件208之中心至一第三圖案元件210之中心之距離可界定一第二節距。該第一節距及該第二節距可對應於半導體晶圓上之不同半導體組件之不同節距。具有界定至少一第一節距及一第二節距之圖案元件206、208、210、212、214之目標結構202、204可提供具有至少兩個不同節距之半導體組件之對準資訊。
類似地，從該第三圖案元件210之中心至一第四圖案元件212之中心之距離可界定一第三節距，且從該第四圖案元件212之中心至一第五圖案元件214之中心之距離可界定一第四節距。具有目標結構202、204(其等具有界定四個不同節距之圖案元件206、208、210、212、214)之一目標200可提供具有四個不同節距之半導體組件之對準資訊。熟習此項技術者可瞭解，本發明不限於界定四個節距之目標結構202、204。
應認識到，由於失準，一第一目標結構202之圖案元件及一第二目標結構204之圖案元件將移位，且不再一致。認識到此概念可擴大至本發明之一給定目標內之所有結構。一目標200之各種目標結構202、204之間之此移位之測量啟用重疊測量。
熟習此項技術者可瞭解，如圖2中所描繪之目標結構202、204之數量及目標結構202、204內之圖案元件206、208、210、212、214之數量不表示限制，而應解譯為本質上係例證性的。
此外，熟習此項技術者可瞭解，使用如圖2中所描繪之矩形目標結構202、204及圖案元件206、208、210、212、214不是一限制，且一般而言可使用多種標記區域形狀(例如，正方形、梯形、平行四邊形或橢圓)以特性化一重疊目標邊界之周界。
一般而言，第一目標結構202及第二目標結構204之各種圖案元件206、208、210、212、214之二維形狀未受限制。因而，如圖2中所描繪之圖案元件之矩形形狀不應解譯為一限制，但僅為一例證。
在另一態樣中，如圖2中所繪示，目標200之目標結構202、204及圖案元件206、208、210、212、214可關於一半導體晶圓上之一點對稱地複製。
在另一態樣中，假設圖案元件206、208、210、212、214界定兩個或多個節距，一目標結構202、204內之圖案元件206、208、210、212、214之形狀可為非均一的(未作圖式)。更明確而言，一給定目標結構202、204可含有多於一個圖案元件形狀。
圖3繪示根據本發明之一例示性實施例之適宜於基於成像之度量之一重疊目標300之一俯視平面圖。在一態樣中，該重疊目標300可包含兩個或多個目標結構316、318。該兩個或多個目標結構316、318之各者可在一個或多個半導體晶圓層上。在目標300之另一態樣中，該重疊目標300之目標結構316、318之各者可包含兩個或多個圖案元件302、306、308、310、312、314。一第一目標結構318可包含複數個大體上類似之圖案元件302，鄰近圖案元件302界定大體上類似之節距。
一第二目標結構316可包含複數個圖案元件306、320；該複數個圖案元件306、320組織成複數個圖案元件結構304、308、310、312、314。該複數個圖案元件結構304、308、310、312、314之各者可包括複數個圖案元件306、320；每個圖案元件結構304、308、310、312、314之複數個圖案元件306、320之各者可界定一節距。例如，一第一圖案元件結構304可包含兩個圖案元件306；兩個圖案元件306可界定一第一節距。第一圖案元件結構304(包含兩個圖案元件306及該兩個圖案元件306之間之界定一第一節距之分離)與第一目標結構318中之一圖案元件302相比可大體上在大小上類似。
一第二圖案元件結構308可包含三個圖案元件320；任何兩個鄰近圖案元件320可界定一第二節距。該第二圖案元件結構308(包含三個圖案元件320及該三個圖案元件302之間之界定一第二節距之對應分離)與該第一目標結構318中之一圖案元件302相比可大體上在大小上類似。
類似地，該第二目標結構316可包含一第三圖案結構310，其包含四個圖案元件，第四圖案結構中之任何兩個鄰近圖案元件界定一第三節距。該第二目標結構316可包含一第四圖案結構312，其包含五個圖案元件，第四圖案結構中之任何兩個鄰近圖案元件界定一第四節距。該第二目標結構316可包含一第五圖案結構314，其包含七個圖案元件，第五圖案結構中之任何兩個鄰近圖案元件界定一第五節距。此外，任何兩個鄰近圖案元件結構304、308、310、312、314之間之距離亦可界定一節距。
具有界定複數個節距之圖案元件結構304、308、310、312、314之目標結構316、318可提供具有複數個不同節距之半導體組件之對準資訊。熟習此項技術者可瞭解，本發明不限於具有兩個、三個、四個、五個或七個圖案元件306、320之圖案元件結構304、308、310、312、314。
圖4繪示根據本發明之一例示性實施例之適宜於基於成像之度量之一重疊目標400之一俯視平面圖。在一態樣中，該重疊目標400可包含兩個或多個目標結構402、426。該兩個或多個目標結構402、426之各者可在一個或多個半導體晶圓層上。在該目標400之另一態樣中，該重疊目標400之目標結構402、426之各者包含兩個或多個圖案元件404、406、408、410、412、414。目標400之目標結構402、426之各者可包含五個圖案元件404、406、408、410、412、414。譬如，如圖4中所示，一第一目標結構402可包含圖案元件404；該第一目標結構402之圖案元件404可界定一第一節距。更一般而言，一目標400之一給定目標結構402、426可含有大於兩個之任何數量之圖案元件404、406、408、410、412、414。
在本發明之一目標400之另一態樣中，一目標400之一個或多個目標結構402、426與目標結構402、426中之其他圖案元件404、406、408、410、412、414相比可具有變化寬度。例如，一第二目標結構426可包含一第一圖案元件406及一第二圖案元件408，其中該第一圖案元件406與該第二圖案元件408相比具有一不同寬度。此外，該第一圖案元件406及該第二圖案元件408可界定一第一節距。該第二目標結構426可包含一第三圖案元件410，其與該第一圖案元件406及該第二圖案元件408相比具有一不同寬度。該等第二圖案元件408及第三圖案元件410可界定一第二節距。該第二目標結構426可包含一第四圖案元件412，其與該第一圖案元件406、該第二圖案元件408及該第三圖案元件410相比具有一不同寬度。該等第三圖案元件410及第四圖案元件412可界定一第二節距。
應認識到，併入具有不同寬度之圖案元件406、408、410、412、414可允許在一半導體製造程序中測量各種覆蓋率。
熟習此項技術者可瞭解，如圖4中所描繪之目標結構402、426之數量及該等目標結構402、426內之圖案元件404、406、408、410、412、414之數量不表示限制，而應解譯為本質上係例證性的。
此外，熟習此項技術者可瞭解，使用如圖4中所描繪之矩形目標結構402、426及圖案元件404、406、408、410、412、414不是一限制，且一般而言可使用多種標記區域形狀(例如，正方形、梯形、平行四邊形或橢圓)以特性化一重疊目標邊界之周界。
一般而言，第一目標結構402及第二目標結構426之各種圖案元件404、406、408、410、412、414之二維形狀未受限制。因而，如圖4中所描繪之圖案元件之矩形形狀不應解譯為一限制，但僅為一例證。
在另一態樣中，如圖4中所繪示，目標400之目標結構402、426及圖案元件404、406、408、410、412、414可關於一半導體晶圓上之一點對稱地複製。
在另一態樣中，如圖4中所繪示，目標400可包含具有圖案元件416、418、420、422、424(其等具有變化寬度)之目標結構，該等圖案元件並未關於一半導體晶圓上之一點對稱地複製。
圖5繪示根據本發明之一例示性實施例之適宜於基於成像之度量之一重疊目標500之一俯視平面圖。在一態樣中，該重疊目標500可包含兩個或多個目標結構512、514。該兩個或多個目標結構512、514之各者可在一個或多個半導體晶圓層上。在該目標500之另一態樣中，該重疊目標500之目標結構512、514之各者包含兩個或多個圖案元件502、504、506、508、510。此外，目標500之八個目標結構512、514之各者可包含五個圖案元件502、504、506、508、510。一目標500之一給定目標結構512、514可含有大於兩個之任何數量之圖案元件502、504、506、508、510。
在本發明之一目標500之另一態樣中，一第一目標結構512可包含圖案元件，每個鄰近圖案元件界定一第一節距。一第二目標結構514可包含圖案元件502、504、506、508、510，該等圖案元件之各者界定至少一第二節距。該第一節距及該第二節距不同，使得當該第一目標結構512中之一圖案元件與該第二目標結構514中之一對應圖案元件502、504、506、508、510對準時，該第二目標結構514中之剩餘目標元件502、504、506、508、510之各者從該第一目標結構512中之對應圖案元件偏移達一些已知之可變距離。
與第一目標結構512相比之第二目標結構514之某些圖案元件502、504、506、508、510之間之對準及對應圖案元件之間之偏移之距離之測量係半導體組件線性度之一測量。
熟習此項技術者可瞭解，如圖5中所描繪之目標結構512、514之數量及該等目標結構512、514內之圖案元件502、504、506、508、510之數量不表示限制，而應解譯為本質上係例證性的。
此外，熟習此項技術者可瞭解，使用如圖5中所描繪之矩形目標結構512、514及圖案元件502、504、506、508、510不是一限制，且一般而言可使用多種標記區域形狀(例如，正方形、梯形、平行四邊形或橢圓)以特性化一重疊目標邊界之周界。
一般而言，第一目標結構512及第二目標結構514之各種圖案元件502、504、506、508、510之二維形狀未受限制。因而，如圖5中所描繪之圖案元件之矩形形狀不應解譯為一限制，但僅為一例證。
在另一態樣中，如圖5中所繪示，目標500之目標結構512、514及圖案元件502、504、506、508、510可關於一半導體晶圓上之一點對稱地複製。
在另一態樣中，一目標結構512、514內之圖案元件502、504、506、508、510之形狀可為非均一的(未作圖式)。更明確而言，一給定目標結構512、514可含有多於一個圖案元件形狀。
圖6繪示根據本發明之一例示性實施例之適宜於基於成像之度量之一重疊目標600之一俯視平面圖。在一態樣中，該重疊目標600可包含兩個或多個目標結構602、604、606、608、610、612。該兩個或多個目標結構602、604、606、608、610、612之各者可在一半導體晶圓層上。在該目標600之另一態樣中，該重疊目標600之目標結構602、604、606、608、610、612之各者可包含兩個或多個圖案元件。一第一目標結構602可包含三個大體上類似之圖案元件，鄰近圖案元件界定一第一節距。一第二目標結構604可包含四個圖案元件，鄰近圖案元件界定一第二節距。類似地，該重疊目標600可包含額外目標結構606、608、610、612，每個包含不同數量之圖案元件，且每個額外目標結構606、608、610、612之圖案元件界定一不同節距。例如，一第三目標結構606可包含五個大體上類似之圖案元件，鄰近圖案元件界定一第三節距；一第四目標結構608可包含六個圖案元件，鄰近圖案元件界定一第四節距；一第六目標結構610可包含七個大體上類似之圖案元件，鄰近圖案元件界定一第六節距；及一第七目標結構612可包含八個圖案元件，鄰近圖案元件界定一第七節距。
該複數個目標結構602、604、606、608、610、612之各者(包含相關聯之圖案元件及圖案元件之間之界定一節距之分離)與重疊目標600中之每一其他目標結構602、604、606、608、610、612相比可為大體上在大小上類似。
具有界定複數個節距之圖案元件之目標結構602、604、606、608、610、612可提供具有複數個不同節距之半導體組件之對準資訊。熟習此項技術者可瞭解，本發明不限於具有三個、四個、五個、六個、七個或八個圖案元件之目標結構602、604、606、608、610、612。
在另一態樣中，如圖6中所繪示，目標600之目標結構602、604、606、608、610、612可關於一半導體晶圓上之一點對稱地複製。
圖7繪示根據本發明之一例示性實施例之適宜於基於成像之度量之一重疊目標700之一俯視平面圖。在一態樣中，該重疊目標700可包含兩個或多個目標結構702、704、706、708、710、712。該兩個或多個目標結構702、704、706、708、710、712之各者可在一個或多個半導體晶圓層上。例如，一第一半導體晶圓層可包含複數個第一層目標結構702、706、710，且一第二半導體晶圓層可包含複數個第二層目標結構704、708、712。在該目標700之另一態樣中，該重疊目標700之目標結構702、704、706、708、710、712之各者可包含兩個或多個圖案元件。該第一半導體晶圓層中之一第一目標結構702可包含三個大體上類似之圖案元件，鄰近圖案元件界定一第一節距。該第一半導體晶圓層中之一第二目標結構706可包含五個圖案元件，鄰近圖案元件界定一第二節距。該第一半導體晶圓層中之一第三目標結構710可包含八個圖案元件，鄰近圖案元件界定一第三節距。
類似地，該重疊目標700可包含一第二半導體晶圓層中之額外目標結構704、708、712，每個包含不同數量之圖案元件，對應於該第一半導體晶圓層中之一目標結構702、706、710。例如，該第二半導體晶圓層中之一第一目標結構704可包含三個大體上類似之圖案元件，鄰近圖案元件界定一第一節距；該第二半導體晶圓層中之一第二目標結構708可包含五個圖案元件，鄰近圖案元件界定一第二節距；及該第二半導體晶圓層中之一第三目標結構712可包含八個圖案元件，鄰近圖案元件界定一第三節距。
該複數個目標結構702、704、706、708、710、712之各者(包含相關聯圖案元件及圖案元件之間之界定一節距之分離)與該重疊目標700中之每一其他目標結構702、704、706、708、710、712相比可大體上在大小上類似。
具有界定複數個節距之圖案元件之目標結構702、704、706、708、710、712可提供具有複數個不同節距之半導體組件之對準資訊。熟習此項技術者可瞭解，本發明不限於具有三個、五個或八個圖案元件之目標結構702、704、706、708、710、712。此外，熟習此項技術者可瞭解，目標結構可放入一半導體晶圓之分離層中。
在另一態樣中，如圖7中所繪示，目標700之目標結構702、704、706、708、710、712可關於一半導體晶圓上之一點對稱地複製。
圖8繪示根據本發明之一例示性實施例之適宜於基於成像之度量之一重疊目標800之一俯視平面圖。在一態樣中，該重疊目標800可包含兩個或多個目標結構802、804、806、808、810、812。該兩個或多個目標結構802、804、806、808、810、812之各者可在一個或多個半導體晶圓層上。例如，一第一半導體晶圓層可包含複數個第一層目標結構802、806、810，且一第二半導體晶圓層可包含複數個第二層目標結構804、808、812。在該目標800之另一態樣中，該重疊目標800之目標結構802、804、806、808、810、812之各者可包含兩個或多個圖案元件。該第一半導體晶圓層中之一第一目標結構802可包含三個大體上類似之圖案元件，鄰近圖案元件界定一第一節距。該第一半導體晶圓層中之一第二目標結構806可包含九個圖案元件，其等經組織成三個圖案元件之三個圖案元件結構，每個圖案元件結構之每個鄰近圖案元件界定一第二節距。該第一半導體晶圓層中之一第三目標結構810可包含十五個圖案元件，其等經組織成五個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第三節距。熟習此項技術者可瞭解，圖案元件結構之數量及每個圖案元件結構中之圖案元件之數量僅為例示性的，且可利用其他數量之圖案元件結構及每個圖案元件結構中之圖案元件。
類似地，該重疊目標800可包含一第二半導體晶圓層中之額外目標結構804、808、812，每個包含不同數量之圖案元件，對應於該第一半導體晶圓層中之一目標結構802、806、810。例如，該第二半導體晶圓層中之一第一目標結構804可包含三個大體上類似之圖案元件，鄰近圖案元件界定一第一節距；該第二半導體晶圓層中之一第二目標結構808可包含九個圖案元件，其等經組織成三個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第二節距；及該第二半導體晶圓層中之一第三目標結構812可包含十五個圖案元件，其等經組織成五個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第三節距。
該複數個目標結構802、804、806、808、810、812之各者(包含相關聯圖案元件及圖案元件之間之界定一節距之分離)與該重疊目標800中之每一其他目標結構802、804、806、808、810、812相比可大體上在大小上類似。
具有界定複數個節距之圖案元件之目標結構802、804、806、808、810、812可提供具有複數個不同節距之半導體組件之對準資訊。熟習此項技術者可瞭解，本發明不限於具有三個、九個或十五個圖案元件之目標結構802、804、806、808、810、812。此外，熟習此項技術者可瞭解，目標結構可放入一半導體晶圓之分離層中。
在另一態樣中，如圖8中所繪示，目標800之目標結構802、804、806、808、810、812可關於一半導體晶圓上之一點對稱地複製。
圖9繪示根據本發明之一例示性實施例之適宜於基於成像之度量之一重疊目標900之一俯視平面圖。在一態樣中，該重疊目標900可包含兩個或多個目標結構902、904、906、908、910、912。該兩個或多個目標結構902、904、906、908、910、912之各者可在一個或多個半導體晶圓層上。例如，一第一半導體晶圓層可包含複數個第一層目標結構902、906、910，且一第二半導體晶圓層可包含複數個第二層目標結構904、908、912。在該目標900之另一態樣中，該重疊目標900之目標結構902、904、906、908、910、912之各者可包含兩個或多個圖案元件。該第一半導體晶圓層中之一第一目標結構902可包含三個大體上類似之圖案元件，鄰近圖案元件界定一第一節距。該第一半導體晶圓層中之一第二目標結構906可包含九個圖案元件，其等經組織成三個圖案元件之三個圖案元件結構，每個圖案元件結構之每個鄰近圖案元件界定一第二節距。該第一半導體晶圓層中之一第三目標結構910可包含十五個圖案元件，其等經組織成五個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第三節距。熟習此項技術者可瞭解，圖案元件結構之數量及每個圖案元件結構中之圖案元件之數量僅為例示性的，且可利用其他數量之圖案元件結構及每個圖案元件結構中之圖案元件。
類似地，該重疊目標900可包含一第二半導體晶圓層中之額外目標結構904、908、912，每個包含不同數量之圖案元件，對應於該第一半導體晶圓層中之一目標結構902、906、910。例如，該第二半導體晶圓層中之一第一目標結構904可包含三個大體上類似之圖案元件，鄰近圖案元件界定一第一節距；該第二半導體晶圓層中之一第二目標結構908可包含九個圖案元件，其等經組織成三個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第二節距；及該第二半導體晶圓層中之一第三目標結構912可包含十五個圖案元件，其等經組織成五個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第三節距。
一第二半導體晶圓層中之目標結構904、908、912與一第一半導體晶圓層中之目標結構902、906、910相比可定向為具有相反方向興趣。例如，包括該第二半導體晶圓層中之目標結構904、908、912之圖案元件可與包括該第一半導體晶圓層中之目標結構902、906、910之類似圖案元件正交而定向。
該複數個目標結構902、904、906、908、910、912之各者(包含相關聯圖案元件及圖案元件之間之界定一節距之分離)與該重疊目標900中之每一其他目標結構902、904、906、908、910、912相比可大體上在大小上類似。
具有界定複數個節距之圖案元件之目標結構902、904、906、908、910、912可提供具有複數個不同節距之半導體組件之對準資訊。熟習此項技術者可瞭解，本發明不限於具有三個、九個或十五個圖案元件之目標結構902、904、906、908、910、912。此外，熟習此項技術者可瞭解，目標結構可放入一半導體晶圓之分離層中。
在另一態樣中，如圖9中所繪示，目標900之目標結構902、904、906、908、910、912可關於一半導體晶圓上之一點對稱地複製。
圖10繪示根據本發明之一例示性實施例之適宜於基於成像之度量之一重疊目標1000之一俯視平面圖。在一態樣中，該重疊目標1000可包含兩個或多個目標結構1002、1004、1006、1008。該兩個或多個目標結構1002、1004、1006、1008之各者可在一個或多個半導體晶圓層上。例如，一第一半導體晶圓層可包含複數個第一層目標結構1002、1006，且一第二半導體晶圓層可包含複數個第二層目標結構1004、1008。在該目標1000之另一態樣中，該重疊目標1000之目標結構1002、1004、1006、1008之各者可包含兩個或多個圖案元件。該第一半導體晶圓層中之一第一目標結構1002可包含六個圖案元件，其等經組織成二個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第一節距。該第一半導體晶圓層中之一第二目標結構1006可包含九個圖案元件，其等經組織成三個圖案元件之三個圖案元件結構，每個圖案元件結構之每個鄰近圖案元件界定一第二節距。熟習此項技術者可瞭解，圖案元件結構之數量及每個圖案元件結構中之圖案元件之數量僅為例示性的，且可利用其他數量之圖案元件結構及每個圖案元件結構中之圖案元件。
類似地，該重疊目標1000可包含一第二半導體晶圓層中之額外目標結構1004、1008，每個包含不同數量之圖案元件，對應於該第一半導體晶圓層中之一目標結構1002、1006。例如，該第二半導體晶圓層中之一第一目標結構1004可包含六個圖案元件，其等經組織成二個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第一節距；該第二半導體晶圓層中之一第二目標結構1008可包含九個圖案元件，其等經組織成三個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第二節距。
該複數個目標結構1002、1004、1006、1008之各者(包含相關聯圖案元件及圖案元件之間之界定一節距之分離)與該重疊目標1000中之每一其他目標結構1002、1004、1006、1008相比可大體上在大小上類似。
具有界定複數個節距之圖案元件之目標結構1002、1004、1006、1008可提供具有複數個不同節距之半導體組件之對準資訊。熟習此項技術者可瞭解，本發明不限於具有六個或九個圖案元件之目標結構1002、1004、1006、1008。此外，熟習此項技術者可瞭解，目標結構可放入一半導體晶圓之分離層中。
在另一態樣中，如圖10中所繪示，目標1000之目標結構1002、1004、1006、1008可關於一半導體晶圓上之一點對稱地複製。
圖11繪示根據本發明之一例示性實施例之適宜於基於成像之度量之一重疊目標1100之一俯視平面圖。在一態樣中，該重疊目標1100可包含兩個或多個目標結構1102、1104、1106、1108。該兩個或多個目標結構1102、1104、1106、1108之各者可在一個或多個半導體晶圓層上。例如，一第一半導體晶圓層可包含複數個第一層目標結構1102、1106，且一第二半導體晶圓層可包含複數個第二層目標結構1104、1108。在該目標1100之另一態樣中，該重疊目標1100之目標結構1102、1104、1106、1108之各者可包含兩個或多個圖案元件。該第一半導體晶圓層中之一第一目標結構1102可包含六個圖案元件，其等經組織成二個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第一節距。該第一半導體晶圓層中之一第二目標結構1106可包含九個圖案元件，其等經組織成三個圖案元件之三個圖案元件結構，每個圖案元件結構之每個鄰近圖案元件界定一第二節距。熟習此項技術者可瞭解，圖案元件結構之數量及每個圖案元件結構中之圖案元件之數量僅為例示性的，且可利用其他數量之圖案元件結構及每個圖案元件結構中之圖案元件。
類似地，該重疊目標1100可包含一第二半導體晶圓層中之額外目標結構1104、1108，每個包含不同數量之圖案元件，對應於該第一半導體晶圓層中之一目標結構1102、1106。例如，該第二半導體晶圓層中之一第一目標結構1104可包含六個圖案元件，其等經組織成二個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第一節距；該第二半導體晶圓層中之一第二目標結構1108可包含九個圖案元件，其等經組織成三個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第二節距。
一第二半導體晶圓層中之目標結構1104、1108與一第一半導體晶圓層中之目標結構1102、1106相比可定向為具有相反方向興趣。例如，包括該第二半導體晶圓層中之目標結構1104、1108之圖案元件可與包括該第一半導體晶圓層中之目標結構1102、1106之類似圖案元件正交而定向。
該複數個目標結構1102、1104、1106、1108之各者(包含相關聯圖案元件及圖案元件之間之界定一節距之分離)與該重疊目標1100中之每一其他目標結構1102、1104、1106、1108相比可大體上在大小上類似。
具有界定複數個節距之圖案元件之目標結構1102、1104、1106、1108可提供具有複數個不同節距之半導體組件之對準資訊。熟習此項技術者可瞭解，本發明不限於具有六個或九個圖案元件之目標結構1102、1104、1106、1108。此外，熟習此項技術者可瞭解，目標結構可放入一半導體晶圓之分離層中。
在另一態樣中，如圖11中所繪示，目標1100之目標結構1102、1104、1106、1108可關於一半導體晶圓上之一點對稱地複製。
圖12繪示根據本發明之一例示性實施例之適宜於基於成像之度量之一重疊目標1200之一俯視平面圖。在一態樣中，該重疊目標1200可包含兩個或多個目標結構1202、1204、1206、1208。該兩個或多個目標結構1202、1204、1206、1208之各者可在一半導體晶圓層上。在該目標1200之另一態樣中，該重疊目標1200之目標結構1202、1204、1206、1208之各者可包含兩個或多個圖案元件。一第一目標結構1202可包含三個大體上類似之圖案元件，鄰近圖案元件界定一第一節距。一第二目標結構1204可包含六個圖案元件，其等經組織成兩個圖案元件之三個圖案元件結構，每個圖案元件結構之每個鄰近圖案元件界定一第二節距。一第三目標結構1206可包含九個圖案元件，其等經組織成三個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第三節距。一第四目標結構1208可包含十五個圖案元件，其等經組織成五個圖案元件之三個圖案元件結構，每個鄰近圖案元件界定一第四節距。熟習此項技術者可瞭解，圖案元件結構之數量及每個圖案元件結構中之圖案元件之數量僅為例示性的，且可利用其他數量之圖案元件結構及每個圖案元件結構中之圖案元件。
該複數個目標結構1202、1204、1206、1208之各者(包含相關聯圖案元件及圖案元件之間之界定一節距之分離)與該重疊目標1200中之每一其他目標結構1202、1204、1206、1208相比可大體上在大小上類似。
具有界定複數個節距之圖案元件之目標結構1202、1204、1206、1208可提供具有複數個不同節距之半導體組件之對準資訊。熟習此項技術者可瞭解，本發明不限於具有三個、六個、九個或十五個圖案元件之目標結構1202、1204、1206、1208。
在另一態樣中，如圖12中所繪示，目標1200之目標結構1202、1204、1206、1208可關於一半導體晶圓上之一點對稱地複製。
現參考圖13，適宜於一重疊度量目標之對比度增強之系統1300可包含一照明源1302、一光圈1304、一分束器1308及一偵測器1310，其經組態以接收從一個或多個樣品1314(例如，一晶圓批之一個或多個晶圓)反射之光。
該系統1300之照明源1302可包含本技術中已知之任何照明源。在一實施例中，該照明源1302可包含一寬頻光源(例如，白光源)。例如，該照明源1302可包含但不限於一鹵素光源(HLS)。譬如，該鹵素光源可包含但不限於一基於鎢之鹵素燈。在另一實例中，該照明源1302可包含氙弧燈。
在本發明之另一態樣中，該系統1300之分束器1308可將從一照明源1302放射之經過該光圈之後的光束分裂成兩個路徑：一物件路徑1312及一參考路徑1313。在此意義上，系統1300之物件路徑1312及參考路徑1313可形成一種雙束干涉光學系統之一部分。例如，該分束器1308可將來自該照明路徑1315之光束之一第一部分沿著該物件路徑1312引導，而允許來自該照明路徑1315之光束之一第二部分沿著該參考路徑1313傳輸。更明確而言，該分束器1308可將從該照明源1302放射之經過光圈1304之後之一部分光引導至安置於樣品台1318上之樣品1314之表面(例如，經由物件路徑1312)。此外，該分束器1308可將從該照明源1302放射之一第二部分光傳輸至該參考路徑1313之分量。譬如，該分束器1308可將來自該照明路徑1315之一部分光沿著該參考路徑1313傳輸至一參考鏡(未作圖式)。熟習此項技術者應認識到，本技術中已知之任何分束器適宜於實施為本發明之分束器1308。
對於熟習此項技術者顯而易見的是，該參考路徑1313可包含但不限於一參考鏡、一參考物鏡及一快門，其經組態以選擇性地阻擋該參考路徑1313。在一種一般意義上，一種雙束干涉光學系統可組態為一林尼克干涉儀。
在另一實施例中，該系統1300可包含一主物鏡1309。該主物鏡1309可幫助將光沿著物件路徑1312引導至安置於樣品台1318上之樣品1314之表面。例如，該分束器1308可將從該照明源1302放射之一部分光束1315在經過光圈1304之後沿著物件路徑1312引導。緊接著由分束器1308之分裂程序，該主物鏡1309可將來自與主要光學軸1307共線之該物件路徑1312之光聚焦至樣品1314之表面上。在一種一般意義上，本技術中已知之任何物鏡可適宜於實施為本發明之主物鏡1309。
此外，撞擊於該樣品1314之表面上之一部分光可由樣品1314反射，且經由物鏡1309及分束器1308沿著主要光學軸1307朝偵測器1310引導。應進一步認識到，可將中間光件器件(諸如中間透鏡、額外分束器(例如，經組態以將一部分光分割至一聚焦系統之一分束器)及成像透鏡1106)放入物鏡1309與偵測器1310之成像平面之間。
在本發明的另一態樣中，該系統1300之偵測器1310可沿著系統1300之主要光學軸1307安置。在這方面，相機1310可經配置以收集來自樣品1314之表面之影像資料。例如，在一種一般意義上，在從該樣品1314之表面反射之後，光可沿著該主要光學軸1307經由主物鏡1309及分束器1308而行進至該偵測器1310之影像平面。認識到本技術中已知之任何偵測器系統適宜於在本發明中實施。例如，偵測器1310可包含一基於電荷耦合器件(CCD)之相機系統。另外舉例而言，該偵測器1310可包含一基於時間延遲積分(TDI)-CCD之相機系統。在一進一步態樣中，該偵測器1310可與一電腦系統(未作圖式)通信耦合。在這方面，數位化影像資料可從該偵測器1310經由一信號(諸如一有線信號(例如，銅線、光纖纜線及類似物)或一無線信號(例如，無線RF信號))而傳輸至該電腦系統。
雖然上文之描述將偵測器110描述為位於沿著系統1300之主要光學軸1307，但是此特性不應解譯為一需求。在本文中預期該偵測器1310可沿著系統1300之一額外光學軸常駐。例如，在一種一般意義上，可利用一個或多個額外分束器以將從該樣品1314之表面反射且沿著物件路徑1312行進之一部分光轉向至與物件路徑1312不平行之一額外光學軸上。該相機1310可經配置使得沿著該額外光學軸行進之光撞擊該相機1310之影像平面。
在本發明之一態樣中，該光圈1304可定位於該照明路徑1315之一光瞳平面處。在這方面，該光圈1304可經組態以具有一界定完善之形狀以選擇從該照明源1302放射之照明之一預定照明角。該照明角經選擇以便達成在該偵測器1310之一成像平面處之一選定對比度位準。
在一實施例中，該光圈可具有一幾何形狀或幾何形狀之一組合。例如，該光圈可具有一「X」形狀或一「十字」形狀。在另一實例中，該光圈可具有一環形狀。在本文中進一步認識到，此等形狀可經由繞射光學元件而達成。
在另一實施例中，該照明路徑可包含複數個光圈。在這方面，在配方訓練期間可選擇該複數個光圈之一者以最佳化一特定堆疊及目標設計之對比度位準。在本文中認識到，此可利用一試錯法完成。在另一實施例中，該光圈1304可包含一可調諧光圈。例如，該光圈1304可由一可調諧光圈組成，其可由一使用者程式化以產生複數個可選擇照明結構。在這方面，一程式化之可調諧光圈可以最佳化一特定堆疊或目標設計之對比度之一方式調諧。譬如，該可調諧光圈可包含但不限於一微鏡陣列。
現參考圖14，適宜於一多層重疊度量目標之對比度增強之系統1400可包含一照明源1402、一第一偏光器1404、一分束器1406、一第二偏光器1408及一偵測器1410，其經組態以接收從一個或多個樣品1412(例如，一晶圓批之一個或多個晶圓)反射之光。
在本文中認識到，照明源1402、分束器1406、偵測器1410、樣品台1414及參考路徑1416類似於圖13中描繪之系統1300之照明源1302、分束器1308、偵測器1310、樣品台1318及參考路徑1313。因而，除另外注意之外，圖13中之系統1300之描述應解譯為擴大至圖14中之系統1400。
在一態樣中，該第一偏光器1404經配置以使從該照明源1402放射之光偏光。例如，該第一偏光器1404可沿著一照明路徑1405而安置，使得從該照明源1402放射之光可由該第一偏光器1404偏光。
在另一態樣中，該第二偏光器1408可經配置以用作從該樣品1402反射之光之一分析器。在這方面，該第一偏光器1404及該第二偏光器1408可經組態使得從樣品1412之未圖案化部分或從樣品1412之週期性未解析圖案反射之到達偵測器1410之成像平面之光的量被最小化。在一實施例中，該第一偏光器1404及該第二偏光器1408兩者可包含線性偏光器。在線性偏光器之情況中，該第一偏光器1404及該第二偏光器1408可經配置使得其等之偏光軸大體上彼此垂直。由於此組態，到達該偵測器1410之成像平面之大部分反射光由從由該度量工具所解析之樣品之圖案反射之光組成，明顯增強對比度。在進一步之另一者中，該第一偏光器1404可包含一偏光器，其經組態以僅傳輸徑向偏光之光，而該第二偏光器經組態以僅傳輸方位角偏光之光。
應進一步認識到，來自該樣品1412之未圖案化部分之信號可以多種其它方式最小化。例如，在本文中認識到，可實施波片及偏光器之一組合以達成上文繪示之結果。譬如，一第一偏光器1404及相對於該第一偏光器以45度定向之第一四分之一波片(未作圖式)可定位於照明路徑1405中，而一第二偏光器1408及相對於該第二偏光器以45度定向之一第二四分之一波片(未作圖式)可定位於沿著成像路徑1409。熟習此項技術者將認識到，此配置可導致從該樣品1412之未圖案化部分反射之到達偵測器1410之成像平面之光的量之一最小化。
應進一步認識到，建立如上文所述之交叉偏光效應之偏光器及波片(例如，半波片)之任何組合可適宜於在本發明中實施。
圖15繪示對於具有複數個節距之半導體組件在一半導體製造程序中對準半導體組件之一方法之一流程圖。諸如圖13及圖14中描繪裝置之一裝置可偵測1500一半導體晶圓層中之一第一層度量目標。該第一層度量目標可透過光微影程序、沈積或本技術中已知之任何其他措施而形成於該第一半導體晶圓層中。諸如圖13及圖14中描繪裝置之一裝置可偵測1502一半導體晶圓層中之一第二層度量目標，其中該第二層度量目標包括界定複數個節距之至少一個目標結構，諸如圖2至圖7中描繪之目標結構。此外，該第二層度量目標可包括具有圖案元件之目標結構，該等圖案元件具有變異寬度或該等圖案元件經組態而藉由一已知距離從其他圖案元件偏移。
一半導體製造處理器件可從偵測1500、1502第一層度量目標及第二層度量目標之裝置接收資訊，且導出1504有關該等第一半導體晶圓層及第二半導體晶圓層之對準資訊。對準資訊可包含界定不同節距之目標結構之相對位置。不同節距之對準資訊可有利於對準在兩個半導體晶圓層中之半導體組件，其中某些半導體組件與其他半導體組件相比具有不同節距。對準資訊亦可包含不同半導體晶圓層之覆蓋率及半導體組件線性度。
該半導體製造處理器件可基於對準資訊導出1506一對準校正，以跨兩個或多個半導體晶圓層適當地定位半導體組件。或者，該半導體製造處理器件可判定半導體組件過度地失準，及一半導體晶圓可能不可用。
咸信，將由前文之描述理解本發明及許多其伴隨之優點，且將顯而易見的是，在未脫離本發明之範疇及精神之下或在未犧牲所有其材料優點之下，可進行其組件之形式、構造及配置上之各種改變。在本文前面描述之形式僅為其之一說明性實施例，下文之申請專利範圍意欲涵蓋且包含此等改變。
100‧‧‧重疊目標
102‧‧‧目標結構
104‧‧‧圖案元件
106‧‧‧目標結構
108‧‧‧圖案元件
200‧‧‧重疊目標
202‧‧‧目標結構
204‧‧‧目標結構
206‧‧‧圖案元件
208‧‧‧圖案元件
210‧‧‧圖案元件
212‧‧‧圖案元件
214‧‧‧圖案元件
300‧‧‧重疊目標
302‧‧‧圖案元件
304‧‧‧圖案元件結構
306‧‧‧圖案元件
308‧‧‧圖案元件/圖案元件結構
310‧‧‧圖案元件/圖案元件結構
312‧‧‧圖案元件/圖案元件結構
314‧‧‧圖案元件/圖案元件結構
316‧‧‧目標結構
318‧‧‧目標結構
320‧‧‧圖案元件
400‧‧‧重疊目標
402‧‧‧目標結構
404‧‧‧圖案元件
406‧‧‧圖案元件
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410‧‧‧圖案元件
412‧‧‧圖案元件
414‧‧‧圖案元件
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422‧‧‧圖案元件
424‧‧‧圖案元件
500‧‧‧重疊目標
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504‧‧‧圖案元件
506‧‧‧圖案元件
508‧‧‧圖案元件
510‧‧‧圖案元件
512‧‧‧目標結構
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612‧‧‧目標結構
700‧‧‧重疊目標
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704‧‧‧目標結構
706‧‧‧目標結構
708‧‧‧目標結構
710‧‧‧目標結構
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800‧‧‧重疊目標
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804‧‧‧目標結構
806‧‧‧目標結構
808‧‧‧目標結構
810‧‧‧目標結構
812‧‧‧目標結構
900‧‧‧重疊目標
902‧‧‧目標結構
904‧‧‧目標結構
906‧‧‧目標結構
908‧‧‧目標結構
910‧‧‧目標結構
912‧‧‧目標結構
1000‧‧‧重疊目標
1002‧‧‧目標結構
1004‧‧‧目標結構
1006‧‧‧目標結構
1008‧‧‧目標結構
1100‧‧‧重疊目標
1102‧‧‧目標結構
1104‧‧‧目標結構
1106‧‧‧目標結構
1108‧‧‧目標結構
1200‧‧‧重疊目標
1202‧‧‧目標結構
1204‧‧‧目標結構
1206‧‧‧目標結構
1208‧‧‧目標結構
1300‧‧‧系統
1302‧‧‧照明源
1304‧‧‧光圈
1307‧‧‧主要光學軸
1308‧‧‧分束器
1309‧‧‧主物鏡
1310‧‧‧偵測器
1312‧‧‧物件路徑
1313‧‧‧參考路徑
1314‧‧‧樣品
1315‧‧‧照明路徑
1318‧‧‧樣品台
1400‧‧‧系統
1402‧‧‧照明源
1404‧‧‧第一偏光器
1405‧‧‧照明路徑
1406‧‧‧分束器
1408‧‧‧第二偏光器
1409‧‧‧成像路徑
1410‧‧‧偵測器
1412‧‧‧樣品
1414‧‧‧樣品台
1416‧‧‧參考路徑
圖1係一重疊目標之一俯視平面圖；圖2係根據本發明之一實施例之一重疊目標之一俯視平面圖；圖3係根據本發明之一實施例之一重疊目標之一俯視平面圖；圖4係根據本發明之一實施例之一重疊目標之一俯視平面圖；圖5係根據本發明之一實施例之一重疊目標之一俯視平面圖；圖6係根據本發明之一實施例之一重疊目標之一俯視平面圖；圖7係根據本發明之一實施例之一重疊目標之一俯視平面圖；圖8係根據本發明之一實施例之一重疊目標之一俯視平面圖；圖9係根據本發明之一實施例之一重疊目標之一俯視平面圖；圖10係根據本發明之一實施例之一重疊目標之一俯視平面圖；圖11係根據本發明之一實施例之一重疊目標之一俯視平面圖；圖12係根據本發明之一實施例之一重疊目標之一俯視平面圖；圖13係適宜於一多層重疊度量目標之對比度增強之一系統之一方塊圖；圖14係適宜於一多層重疊度量目標之對比度增強之一系統之一方塊圖；及圖15係一方法之一流程圖，其用於使用根據本發明之一重疊目標在一半導體製造程序中對準元件之一方法。
200‧‧‧重疊目標
202‧‧‧目標結構
204‧‧‧目標結構
206‧‧‧圖案元件
208‧‧‧圖案元件
210‧‧‧圖案元件
212‧‧‧圖案元件
214‧‧‧圖案元件

权利要求:
Claims (21)
[1] 一種半導體晶圓，其包括：一第一層度量目標，該第一層度量目標包括複數個第一層圖案元件；及一第二層度量目標，該第二層度量目標包括複數個第二層圖案元件，該複數個第二層圖案元件經組態具有至少兩個不同節距，其中：該第一層度量目標及該第二層度量目標經組態以相對於彼此對準，使得在一半導體製造程序期間該第一層中嵌入之一個或多個特徵可相對於該第二層中嵌入之一個或多個特徵而對準；該第一層度量目標及該第二層度量目標經組態以測量重疊、覆蓋率及線性度之至少一者。
[2] 如請求項1之半導體晶圓，其中：該複數個第二層圖案元件之一第一圖案元件及該複數個第二層圖案元件之一第二圖案元件界定對應於該半導體晶圓上之至少一第一積體電路組件之一節距之一第一節距；該複數個第二層圖案元件之該第二圖案元件及該複數個第二層圖案元件之一第三圖案元件界定對應於該半導體晶圓上之至少一第二積體電路組件之一節距之一第二節距；該第一節距經組態以促進至少該第一積體電路組件之製造；及該第二節距經組態以促進至少該第二積體電路組件之製造。
[3] 如請求項1之半導體晶圓，其中該第一層度量目標包括複數個第一層圖案元件，該複數個第一層圖案元件經組態具有鄰近第一層圖案元件之間之一固定節距。
[4] 如請求項3之半導體晶圓，其中：該複數個第二層圖案元件經組態具有鄰近第二層圖案元件之間之縮小之節距；及該複數個第二層圖案元件之各者經組態以從一對應第一層圖案元件偏移達一不同、已知距離。
[5] 如請求項1之半導體晶圓，其中：該第一層度量目標包括複數個第一層圖案元件，該複數個第一層圖案元件經組態具有至少兩個不同節距；及該複數個第二層圖案元件之各者經組態以與一對應第一層圖案元件對準。
[6] 如請求項1之半導體晶圓，其中該複數個第二層圖案元件進一步經組態具有至少兩個不同覆蓋率。
[7] 如請求項1之半導體晶圓，其中：該複數個第二層圖案元件之一第一圖案元件及一第二圖案元件經組態以界定一第一節距，且各者經組態具有一第一覆蓋率，使得該第一圖案元件及該第二圖案元件界定一第一平均覆蓋率；該複數個第二層圖案元件之一第三圖案元件、一第四圖案元件及一第五圖案元件經組態以界定一第二節距，且各者經組態具有一第二覆蓋率，使得該第三圖案元件、該第四圖案元件及該第五圖案元件界定一第二平均覆蓋率；及該第一平均覆蓋率大體上類似於該第二平均覆蓋率。
[8] 一種半導體製造裝置，其包括：一處理器；一度量目標感測器件，其連接至該處理器；記憶體，其連接至該處理器；及電腦可執行程式碼，其儲存於該記憶體中，其中該電腦可執行程式碼經組態以：偵測包括複數個第一層度量圖案元件之一第一層度量目標；偵測包括複數個第二層度量圖案元件之一第二層度量目標，該複數個第二層度量圖案元件經組態具有至少兩個不同節距；及基於該複數個第一層度量圖案元件與該複數個第二層度量圖案元件之間之一重疊、一覆蓋率及一線性度之至少一者，導出有關一半導體晶圓上之一第一層中之兩個或多個積體電路組件相對於一半導體晶圓上之一第二層中之兩個或多個積體電路組件之對準資訊。
[9] 如請求項8之半導體製造，其中：該複數個第二層圖案元件之一第一圖案元件及該複數個第二層圖案元件之一第二圖案元件界定對應於該半導體晶圓上之至少一第一積體電路組件之一節距之一第一節距；該複數個第二層圖案元件之該第二圖案元件及該複數個第二層圖案元件之一第三圖案元件界定對應於該半導體晶圓上之至少一第二積體電路組件之一節距之一第二節距；該第一節距經組態以促進至少該第一積體電路組件之製造；及該第二節距經組態以促進至少該第二積體電路組件之製造。
[10] 如請求項8之半導體製造，其中該第一層度量目標包括複數個第一層圖案元件，該複數個第一層圖案元件經組態具有鄰近第一層圖案元件之間之一固定節距。
[11] 如請求項10之半導體製造，其中：該複數個第二層圖案元件經組態具有鄰近第二層圖案元件之間之縮小之節距；及該複數個第二層圖案元件之各者經組態以從一對應第一層圖案元件偏移達一不同、已知距離。
[12] 如請求項8之半導體製造，其中：該第一層度量目標包括複數個第一層圖案元件，該複數個第一層圖案元件經組態具有至少兩個不同節距；及該複數個第二層圖案元件之各者經組態以與一對應第一層圖案元件對準。
[13] 如請求項8之半導體製造，其中該複數個第二層圖案元件進一步經組態具有至少兩個不同覆蓋率。
[14] 如請求項8之半導體製造，其中：該複數個第二層圖案元件之一第一圖案元件及一第二圖案元件經組態以界定一第一節距，且各者經組態具有一第一覆蓋率，使得該第一圖案元件及該第二圖案元件界定一第一平均覆蓋率；該複數個第二層圖案元件之一第三圖案元件、一第四圖案元件及一第五圖案元件經組態以界定一第二節距，且各者經組態具有一第二覆蓋率，使得該第三圖案元件、該第四圖案元件及該第五圖案元件界定一第二平均覆蓋率；及該第一平均覆蓋率大體上類似於該第二平均覆蓋率。
[15] 一種用於對準分離半導體層中之元件之方法，其包括：偵測包括複數個第一層度量圖案元件之一第一層度量目標；偵測包括複數個第二層度量圖案元件之一第二層度量目標，該複數個第二層度量圖案元件經組態具有至少兩個不同節距；及基於該複數個第一層度量圖案元件與該複數個第二層度量圖案元件之間之一重疊、一覆蓋率及一線性度之至少一者，導出有關一半導體晶圓上之一第一層中之兩個或多個積體電路組件相對於一半導體晶圓上之一第二層中之兩個或多個積體電路組件之對準資訊。
[16] 如請求項15之方法，其中：該複數個第二層圖案元件之一第一圖案元件及該複數個第二層圖案元件之一第二圖案元件界定對應於該半導體晶圓上之至少一第一積體電路組件之一節距之一第一節距；該複數個第二層圖案元件之該第二圖案元件及該複數個第二層圖案元件之一第三圖案元件界定對應於該半導體晶圓上之至少一第二積體電路組件之一節距之一第二節距；該第一節距經組態以促進至少該第一積體電路組件之製造；及該第二節距經組態以促進至少該第二積體電路組件之製造。
[17] 如請求項15之方法，其中該第一層度量目標包括複數個第一層圖案元件，該複數個第一層圖案元件經組態具有鄰近第一層圖案元件之間之一固定節距。
[18] 如請求項17之方法，其中：該複數個第二層圖案元件經組態具有鄰近第二層圖案元件之間之縮小之節距；及該複數個第二層圖案元件之各者經組態以從一對應第一層圖案元件偏移達一不同、已知距離。
[19] 如請求項15之方法，其中：該第一層度量目標包括複數個第一層圖案元件，該複數個第一層圖案元件經組態具有至少兩個不同節距；及該複數個第二層圖案元件之各者經組態以與一對應第一層圖案元件對準。
[20] 如請求項15之方法，其中該複數個第二層圖案元件進一步經組態具有至少兩個不同覆蓋率。
[21] 如請求項15之方法，其中：該複數個第二層圖案元件之一第一圖案元件及一第二圖案元件經組態以界定一第一節距，且各者經組態具有一第一覆蓋率，使得該第一圖案元件及該第二圖案元件界定一第一平均覆蓋率；該複數個第二層圖案元件之一第三圖案元件、一第四圖案元件及一第五圖案元件經組態以界定一第二節距，且各者經組態具有一第二覆蓋率，使得該第三圖案元件、該第四圖案元件及該第五圖案元件界定一第二平均覆蓋率；及該第一平均覆蓋率大體上類似於該第二平均覆蓋率。

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